1.5 版图相关效应

随着CMOS工艺进入纳米级阶段，物理版图成为制约产品良率的重要因素，由此衍生出的版图相关效应（Layout Dependent Effect，LDE）已成为一个不容忽视的严重设计问题。在纳米级晶体管中，阱邻近效应（Well Proximity Effect，WPE）、浅槽隔离应力效应（Shallow Trench Isolation，STI）、氧化层长度扩散效应（Length of Oxide Diffusion，LOD），以及氧化层间隙效应（Oxide Spacing Effect，OSE）是版图相关效应的四个主要来源，它们显著影响MOSFET的固有参数（阈值电压V_th、漏极电流I_d、最大跨导g_mmax），降低了电路整体性能。

实验表明，当晶体管距离阱边缘超过1μm时，阱邻近度会影响MOSFET的阈值电压。如果不考虑这一点，在一些需要精确匹配的电路（电流镜）中，匹配值可能会偏离预期状态，从而导致灾难性的电路故障。在模拟集成电路设计中，工程师经常共享氧化层区域来获得一些硅面积利用的有效性，但这也会导致晶体管部分关键参数因为浅槽隔离应力而发生漂移，影响设计结果。同时，浅槽隔离应力还会导致氧化层长度扩散和氧化层间隙效应，进一步恶化电路性能。因此只有了解这四类效应产生的机理，并在后端版图设计采用优化策略，才能最小化版图相关效应，使最终电路测试性能接近前仿真结果。