1.2.2 超薄体中的二维效应

为了更好地理解纳米级FD-SOI MOSFET的缩放和设计理论，我们回顾了准二维器件解析分析、二维数值器件模拟以及纳米级单栅FD-SOI MOSFET的器件仿真。厚氧化埋层结构的仿真结果表明了为什么通过沟道掺杂的V_th控制不是超大规模FD-SOI CMOS的可行选择，以及因此为什么必须采用非掺杂沟道和具有调谐功函数的金属栅。如果没有采用薄氧化埋层，对于短沟道效应定量和定性分析表明需要有t_Si<100nm，L_eff<50nm。然而，超薄t_Si的载流子量化效应增加了隐含的制造负担，使得t_Si的实际极限约为5nm。在具有超薄体的超大规模FD-SOI器件中，源/漏串联电阻是一个严重的问题，但是诸如无注入、分面凸起的源/漏区域优化已经证明可以在一定程度上缓解这个问题。模拟结果还表明，t_Si的适度变化在一定范围内是可以接受的，但是能量量化会显著地影响工艺缩放技术的性能，因此在最优FD-SOI MOSFET设计中必须适当地加以考虑。

我们知道，减薄t_Si可以有效抑制短沟道效应。但一些文献的仿真结果表明，当t_Si极薄时，通过减薄t_BOX来控制氧化埋层散射效应的功能就会减弱。因此，对于具有超薄体的FD-SOI MOSFET，超薄体中的二维效应是主要矛盾，这种情况在厚氧化埋层器件中也同样存在。

1. 反亚阈值斜率（S）

为了简化说明超薄体中的电势（ϕ）是如何响应所施加的栅极偏压，我们将叠加原理应用于二维泊松方程。当V_DS=0V时，电势表示为ϕ₀（x，y）=ϕ₁（x）+Δϕ₁（x，y），如图1.7所示。沟道中的位置y=y_s表示纵向电场E_y1远小于E_y1（y=0），且电势接近最小值的坐标。V_DS的增加使得二维电势受到更多的扰动影响[ϕ₀（x，y）=ϕ₁（x）+Δϕ₁（x，y）]，这会导致最小电势进一步增加，从而定义了漏致势垒降低效应。其中，ϕ₁（x）为一维解，Δϕ₁（x，y）表示由于二维效应产生的电势增量，在弱反型区满足：

通过近似，我们可以得到式（1-5）的解：

式中，η₁为空间常数。沿着沟道，满足ΔE_y1（y_s）<<ΔE_y1（0），从源（y=0）开始到y=y_s对式（1-6）进行积分（其中ΔE为二维效应产生的电场变化），得到

此时，沿横跨薄膜，即x方向对式（1-6）的一次积分，可以得到前向和后向表面横向电场之间的关系。而两次积分则耦合了前表面（sf）和后表面（sb）电势之间扰动的影响。最后，我们对前表面和后表面应用高斯定理，忽略反型电荷，可以得到

从式（1-9）中可以看出，Δϕ_1(sb)＞Δϕ_1(sf)，但是任一扰动的重要程度取决于各自表面上的总电势。

反亚阈值斜率基本的数学表达式可以表示为

ϕ_0(max)表示源-漏通路的表面电势。在式（1-10）中，m=dV_GS/dϕ_1(max)=1+(C_bC_oxb)/[C_oxf（C_b+C_oxb）]，对于具有厚氧化埋层的FD-SOI CMOS器件，C_oxb＜＜C_oxf，m≈1，而由前表面或者后表面定义的ϕ_1(max)则可以表示为

其中，Θ（f）是海维赛德阶跃函数（如果f为负数，则Θ（f）为0；如果f为0或正数，则Θ（f）为1），它定义了具有最高电势的表面通路。海维赛德阶跃函数表明，如果ϕ_0(sb)＞ϕ_0(sf)，那么反亚阈值斜率由Δϕ_1(sb)决定，反之则由Δϕ_1(sf)决定。显然，这种转变在精确表征中是渐进的。而Θ（ϕ_0(sb)-ϕ_0(sf)）由超薄体掺杂密度N_B决定，包括最优值N_B=0的情况。

采用式（1-11）可以近似得到反亚阈值斜率为

其中，K表示式（1-11）中除了η₁以外的其他项，式（1-12）还假设y_s≅L_eff/2，ΔE_y1（0）≅Δϕ_0s/y_s（Δϕ_0s为源电势和y_c电势的差值），δ（Δϕ_0s）/δV_GS≅-1.4。式（1-12）中的负号表示随着V_GS的增加，二维效应减弱。最终，将式（1-12）代入式（1-10），同时ε_Si/ε_ox≈3，得到

需要注意的是，式（1-13）成立的前提是假设式（1-11）符合厚氧化埋层的条件。在薄氧化埋层，二维效应对于反亚阈值斜率的影响有所下降，但由于电荷耦合因子r的降低，反亚阈值斜率的值也有可能更高。

2. 漏致势垒降低（Drain-Induced Barrier Lowering，DIBL）

为了简单表示漏致势垒降低特性，我们将电势重写为ϕ（x，y）=ϕ₀（x，y）+Δϕ₀（x，y），其中，ϕ₀（x，y）为V_DS=0V时的电势值，Δϕ₀（x，y）为漏极偏置产生的电势增量，在弱反型时满足：

与式（1-6）类似，将两个偏导数分离，得到

其中，η₀为另一个空间常数。如果源极扰动的纵向场ΔE_y0远小于平均横向场V_DS/L_eff，沿着沟道进行积分，将边界条件Δϕ₀（y=0）=0和Δϕ₀（y=L_eff）=0代入，可以得到。这里L_eff表示有效电子沟道长度，决定了超薄体沟道中的二维效应。

与式（1-8）和式（1-9）类似，忽略反型电荷，从式（1-15）中得到

其中，Δϕ_0(sf)和Δϕ_0(sb)为最小表面势的扰动值。对于FD-SOI器件，式（1-16）表明Δϕ_0(sb)＞Δϕ_0(sf)，这意味着后表面远离栅极，受到栅极的控制较小。所以，后表面控制了漏致势垒降低特性。在任何情况下，对于具有厚氧化埋层的FD-SOI MOSFET，且ε_Si/ε_ox≅3，从式（1-16）和式（1-17）得到

利用反亚阈值斜率模型（S），由于V_DS增加或者漏致势垒降低导致的阈值电压降低，可以表示为

其中，Θ（r）为海维赛德阶跃函数，这近似解释了漏致势垒降低效应与ϕ_0(sb)或ϕ_0(sf)的关系。式（1-19）也是基于式（1-18）符合厚氧化埋层的条件，对于薄氧化埋层，ΔV_th要小一些。