3.2 特征与价值
3.2.1 静态随机存取存储器（SRAM）
静态随机存取存储器（SRAM）是一种易失性存储器。其名字中的“静态”指的就是只要电力保持供应，数据就能持续稳定地保存下来，在电力供应停止之后，SRAM存储的数据就会消失。早期的SRAM采用双极性工艺，但是该工艺下的SRAM功耗极大，因此目前主流工艺还是基于逻辑CMOS工艺。SRAM由于读取速度和访问速度都快，所以物理上除了CPU内部的寄存器，它是离CPU最近的数据存储器。一般在SoC上，SRAM与CPU在一颗芯片上，共享同一套逻辑制程。传统SRAM由6个晶体管组成（6T SRAM），分别是2个传输（Pass Gate, PG）晶体管、2个上拉（Pull Up, PU）晶体管和2个下拉（Pull Down，PD）晶体管。上拉晶体管与下拉晶体管组成两个反相器（Inverter）后形成一个锁存器（Latch），以存储一个比特（1bit）的信息。锁存器的Node端由字线（Word Line, WL）控制的传输晶体管引到两根位线（Bit Line, BL）上进行数据读取和写入操作，如图3-4a、b所示。图3-4b中，横向为栅极图案，纵向为有源区（Active Area）图案，可以看出其中PG晶体管的有源区比PD的要窄一些，这主要是为了调节SRAM的单元比例，较宽的PD晶体管可以帮助获得更大的静态读取噪声窗口（Static Read Noise Window, SRNW）。
除了这种6T SRAM，其他类型的SRAM芯片每比特使用4个、8个、10个（4T、8T、10T SRAM）或更多个晶体管，以达到其他不同的性能目的。比如，2010年英特尔Nehalem-EP处理器采用8T SRAM单元替换传统的6T SRAM单元，虽然晶体管数量增加了，但是8T的电路结构略有不同，最终达到了降低功耗的效果。
图3-4 SRAM芯片
早在CMOS芯片146818的电路中就有128B的SRAM，用于存储配置数据，之后为了加速CPU内部的数据传输，自80486 CPU开始，SRAM就是整个芯片的一部分。如图3-4c所示，SRAM在处理器芯片中一直占有较高比例的面积。例如，在英特尔第一代Atom处理器中，代号为Bonnell的47212207个晶体管中有30644682个（占65%）专用于2级缓存。在代号为Montecito的英特尔Itanium 2中，17.2亿个晶体管中有90%被SRAM占用。此外，在逻辑制程开发的初期，一般也是先在测试芯片上搭载一定大小的SRAM以验证其工艺成熟度，图3-4c中，英特尔22nm工艺测试芯片80%的面积为SRAM。SRAM天然的对称性结构（用于验证器件阈值电压与目标值的差别及工艺稳定度）和复杂的通孔连接结构（用于验证金属连线工艺良率）决定了由其良率作为整体逻辑平台工艺成熟度的重要指标。
随着CMOS工艺持续微缩，SRAM工艺版图和电路也已经衍生出不同种类。为了增加其读取和写入的余量，外围电路设计也极其重要。在早期平面节点时期，由于制程微缩还没有触及光学极限，因此栅极版图为2D图形，有源区也是2D图形，如图3-5所示。
图3-5 早期SRAM版图与SEM顶视图
注：1.Y字形图案为栅极。
2.λ指设计规则（相对值），由IC制造厂提供，与具体的工艺类型有关。
3.来源于6T SRAM单元的版图ⒸIEEE 2001。
随着工艺制程的持续微缩，多晶硅栅极率先转向1D的单方向版图，以为光刻蚀工艺提供更多的可制造性。图3-4b所示为英特尔45nm节点SRAM单元版图示意图，其中水平方向的为栅极，竖直方向的为有源区。可以看到，栅极为单方向的长方形，而有源区在PG和PD这两个N型晶体管上的宽度并不一致，仍然是2D图形。当逻辑工艺逐渐进入鳍式场效应晶体管（FinFET）时代，由于Fin的形成大多采用自对准双重成像（SADP）或者自对准四重曝光（SAQP）图形化方案，所以Fin也只能是单方向的。FinFET的沟道宽度是固定的（约为两倍的Fin高度加上一倍Fin宽度），因此为了调节到合适的PG、PD、PU的快慢比例，只能采用分立地加减Fin个数的方法。图3-6所示为英特尔22nm FinFET HDC SRAM、LVC SRAM以及HC SRAM，其中HDC SRAM中PG、PD、PU Fin个数比例为1:1:1，其面积也最小，而LVC SRAM的PG、PD、PU Fin个数比例则为1:2:1。
图3-6 英特尔22nm三款不同大小的6T SRAM SEM顶视图
现如今逻辑工艺已经发展到5nm节点，SoC也增加很多其他的区域，如GPU、NPU，但SRAM区域一直在整个逻辑工艺中占有举足轻重的地位。图3-7为苹果A12 SoC的逆向工程顶视图，可以清晰地看到其中Cache所占比例依然不小。
随着逻辑工艺微缩的持续推进，SRAM单元面积也在持续微缩。但是其至少6个晶体管的特殊结构，使得微缩速率已经逐渐落后于SoC的其他逻辑区域。如台湾积体电路制造股份有限公司（简称台积电）于2019年在国际电子器件大会（IEDM）上发布的5nm工艺平台中，展示了全球最小的SRAM单元，面积为0.021μm2，如图3-8a所示。但是相比其7nm工艺，逻辑区域的微缩达到了1/1.84，而该SRAM单元面积的微缩只有1/1.35。此外极紫外光刻（EUV）工艺也首次运用于SRAM，用于栅极的图形化，以获得额外的面积微缩、更小的漏致势垒降低效应（DIBL），以及更紧的阈值电压（Vt）分布。
图3-7 苹果A12 SoC逆向工程顶视图
注：布局规划图来源于Anand Tech。
图3-8 台积电5nm工艺的SRAM面积及EUV工艺带来的优势
从性能的角度看，SRAM依然是最可靠的快速存储器，不管是从速度，还是从耐久性和稳定性的角度看，依然是L1级和L2级Cache存储器的主要选择。在逻辑工艺微缩的不断推进下，CPU速度持续提升，CPU和主存储器（DRAM）之间的性能鸿沟依然只能依靠价格昂贵的SRAM来弥补。目前还没有一款新型存储器可以真正替代SRAM在整个计算机系统内的位置。