2.4.2 工艺技术
设计电路工艺技术概要如表2-4所示。为实现HV P-Well CMOS技术，引入一些基本工艺，对P-Well CMOS（A）制造工艺做如下改变。
（1）消去与电阻/二极管组成的输入端栅保护有关的工艺及其结构。
（2）N-型硅衬底中进行11B+注入，生成P-Well的同时，引入并形成P-Well电阻。
（3）P-Well场区注入后，引入N-型硅衬底场区31P+注入，生成轻掺杂NF区，并增加场区氧化层厚度，形成场区高阈值。
（4）预栅氧化后，P-Well中引入31P+注入，生成重掺杂CN+区，形成电容的下极板。
（5）源漏N+和P+区注入前，引入11B+、31P+注入并推进，分别生成轻掺杂、深结深的DN-区和DP-区，源漏N+和P+区注入后，形成N+/DN-区和P+/DP-区为源漏。
（6）引入适合HV要求的栅氧化层厚度。上述消去与引入的基本工艺，使P-Well CMOS（A）芯片结构和制程都发生了明显的变化。工艺完成后，制得HV NMOS
和HV PMOS
、P-Well电阻
及衬底电容
等，并用HV P-Well CMOS来表示。
根据HV P-Well CMOS电路电气性能/合格率与制造各种参数的密切关系，确定用于芯片制造的基本参数，如表2-4所示。在芯片制造工艺中，由各工步所组成的工序来实现，并制定出各工序具体的工艺条件，以保证下列所要求的各种参数都达到规范值。
（1）工艺参数：各种杂质浓度及其分布，XjPW、XjCN+、XjDN-、XjDP-、XjN+、XjP+等结深，TF-Ox、TG-Ox、TPoly-Ox等氧化层厚度。
（2）电学参数：UTN/UTP等阈值电压，RSPW、RSCN+、RSDN-、RSDP-、RSN+、RSP+等薄层电阻，BUDSN、BUDSP等源漏击穿电压。
（3）硅衬底材料电阻率（ρ）等。
为了保证达到规范值，在工艺线上设立了工艺检测环节。通过对某些特定项目进行定期或不定期的检测，可以获得必要的关于材料质量和工艺参数及电学参数的数据。工艺过程检测的目的是通过检测数据的及时反馈，使整条工艺线的控制达到最佳化，以便得到高合格率和高性能的芯片。同时，它也为追寻器件生产中发生问题的原因提供了重要的依据。
在制作掩模时，必须考虑各次光刻所用掩模的名称、图形黑白、正胶、有无划片槽及对准层次等。从制程剖面结构图（图2-8）中可以看出，需要进行14次光刻。对于光刻，不但要求有高的图形分辨率，而且还要求具有良好的图形套准精度。
图2-8 HV P-Well CMOS制程剖面结构示意图（参阅附录B-[2，3，6，13，15，17]）
图2-8 HV P-Well CMOS制程剖面结构示意图（参阅附录B-[2，3，6，13，15，17]）（续）
图2-8 HV P-Well CMOS制程剖面结构示意图（参阅附录B-[2，3，6，13，15，17]）（续）