1.3.1 CMOS工艺与阱的形成

CMOS工艺是要在同一个衬底上同时制造出NMOS和PMOS器件。为了适应不能在原材料上制造的那种类型器件的需要，必须形成与原材料掺杂类型相反的区域。首先要在N型硅衬底上将阱区确定出来，然后向阱区注入和扩散掺杂，其浓度足以过补偿N型衬底，以得到合适的掺杂形成 P-Well，其制程剖面结构如图1-4所示。阱区掺杂浓度和掺杂深度会影响NMOS管的阈值电压和击穿电压。同样，在较低浓度的P型硅衬底上形成N-Well，其制程剖面结构如图1-5所示。该阱也过补偿P型衬底。因此，在CMOS技术中，不论P-Well工艺还是 N-Well工艺，总是存在衬底掺杂的过补偿问题，而迁移率取决于杂质总浓度（N_A+N_D），所以沟道迁移率会降低。为了解决这些问题，出现了双阱工艺。它在低电阻率的P型原始材料（高浓度的P+衬底）上生长高电阻率的P型外延层（Pepi/P+）或轻掺杂P型硅材料作为衬底，同时用杂质注入的方法分别形成低掺杂浓度P-Well和N-Well。这种双阱CMOS工艺使每个阱的掺杂及其分布可以独立调整，因此没有一种MOS管受到过掺杂效应的影响。NMOS管制作在P-Well内，PMOS管制作在N-Well内。这样可以独立调节两种沟道MOS管的参数，以使 CMOS电路达到最优特性。由于在双阱工艺中不存在过补偿的问题，因此可以获得较高的沟道迁移率和较低的结电容。

图1-4 P-Well制程剖面结构（参阅附录B-[2]）

图1-5 N-Well制程剖面结构（参阅附录B-[2]）

双阱（Twin-Well）制程剖面结构如图1-6所示。原始材料为轻掺杂P型硅或Pepi/P+硅衬底。该图示出如何用一次光刻形成自对准Twin-Well。对基底氧化层和Si₃N₄层进行光刻，在 N-Well区内用等离子刻蚀 Si₃N₄层。在一定能量下将磷注入硅中进行 N-Well区掺杂，但相邻的区域被光刻胶和Si₃N₄掩蔽住。随后，在N-Well内选择氧化。去除Si₃N₄后，进行自对准硼注入，形成 P-Well区。硼通过薄的基底氧化层进入硅中，但是由厚 SiO₂层掩蔽住，硼不能注入N-Well区。然后做Twin-Well推进，达到一定的结深。上述采用一次光刻方法自对准形成Twin-Well，也可采用两次光刻方法形成Twin-Well。在深亚微米技术中，通常原始材料是在重掺杂P+衬底上生长的轻掺杂P型外延层。Twin-Well制程剖面结构如图1-7所示。

图1-6 一次光刻形成Twin-Well制程剖面结构（参阅附录B-[2]）

图1-7 二次光刻形成Twin-Well制程剖面结构（参阅附录B-[2]）