1.3　3D封装技术发展趋势

经过整个产业链的努力，3D封装成功地从概念演进为应用于大批量生产的技术。技术发展的步伐不会停滞，3D封装技术还在持续地迅速进步。3D封装技术未来的发展趋势主要体现在以下几个方面。

（1）与半导体领域的其他技术发展方向类似，3D封装中的关键尺寸需要不断地缩小，主要包括TSV的直径、深度和间距，微凸点的尺寸和节距，减薄后圆片或芯片的厚度等。例如，在成熟的先进TSV工艺中，直径为5～10μm，节距为10～20μm，深度为50～100μm，而更小尺寸和更细节距的TSV技术（如直径为1～3μm）已在研发中［37］。目前量产的微凸点节距最小为40～50μm，逐步缩小到10～20μm，而无凸点互连也将得到应用。最近，台积电提出了集成芯片系统（System on Integrated Chips，SoIC）的概念［38， 39］。如图1-10所示，SoIC技术本质上属于3DIC技术范畴，主要采用W2W、C2W混合键合（Hybrid Bonding）技术，实现10μm以下I/O节距互连，减少寄生效应，提高性能。芯片本身可以具有用于3D互连的TSV结构，由于取消了凸点，所以集成堆叠的厚度更小。该技术适用于多种封装形式、不同产品的应用，不仅可以持续维持摩尔定律，而且有望进一步突破单一芯片运行效能瓶颈。

图1-10　SoIC技术示意图

现有最小线宽和间距（L/S）约为2μm、1μm及以下的L/S再布线技术已进入研发阶段。一方面，关键尺寸的缩小是提升性能、降低功耗、提高互连和集成密度的关键；另一方面，缩小尺寸是降低制造成本的重要途径之一。

（2）应用领域的多样化将导致3D封装的技术路线持续多样化。基于不同的应用场景，Via-middle和Via-last两种TSV集成方式将会被灵活采用。在多层圆片堆叠的特殊应用中，两种TSV集成方式甚至可能被结合使用。圆片键合和芯片级的堆叠作为两条并行又互补的技术路线将同时演进，在很多应用上也会被结合使用。3D芯片堆叠和基于硅中介层的2.5D集成也将并存。

（3）3D封装将和圆片级的嵌入式封装及扇出型封装紧密结合。台积电开发的集成扇出封装（InFo）技术就是一个典型的例子。这种结合一方面发挥了3D封装在提升性能和降低功耗上的优势，另一方面利用了圆片级封装在产量和成本上的优势。同时，在圆片级封装技术中，使用先进的圆片级工艺设备，有助于满足3D封装对各种高端工艺使用的需求。

从应用的⻆度看，已进入量产的3D封装技术主要集中在高端可编程器件、图像处理器、存储芯片及传感器芯片等几个领域。未来，3D封装的应用范围将会更加广阔。例如，随着电子设计自动化（Electronic Design Automation，EDA）系统和超精细互连的3D堆叠技术的成熟，现有的片上系统芯片（System on Chip，SoC）的量产模式有可能向3D集成方向转变。将现有系统内的运算核心、存储模块、读/写控制和辅助系统（如时钟和电源分配电路）等在设计中分块，用各自最优、最经济的工艺分别制作于不同的圆片上，再用3D封装技术集成在一起，能够在不使用更先进的前道工艺节点的情况下，有效地提高系统的性能，并降低功耗和制造成本。又如，快速扩张的物联网应用通常需要将不同技术制造的芯片［包括逻辑芯片、射频（Radio Frequency，RF）通信芯片、电源管理芯片和传感器芯片等］通过异质集成的方式封装于一个对尺寸有严格要求的微系统内。3D封装提供了应对这种高密度异质集成挑战的最佳方案。对于通信芯片，特别是将硅基芯片和化合物半导体芯片（如三-五族化合物半导体）进行异质集成的光电通信或射频通信的应用，3D封装也能提供高效的、兼顾性能和成本的集成方案。

未来，3D封装技术的发展有赖于整个半导体产业链的协同努力。设备、材料、集成、散热、可靠性等技术领域都需要不断地发展和创新。同时，为了充分发挥3D封装的潜力，支持3D堆叠芯片的功能分块、布线、时钟和电源分配，考虑系统的散热和可靠性的EDA系统也至关重要。