1.3 信号发生电路设计

信号发生电路多种多样，一般而言，主要包括LC振荡器、RC振荡器、石英晶体振荡器、非正弦波信号发生器、集成振荡器芯片、压控振荡器、锁相频率合成电路、直接数字频率合成电路。

1.3.1 函数信号发生器

信号发生器是指产生所需参数的电测试信号的仪器。函数信号发生器在电路实验和设备检测中具有十分广泛的用途。函数信号发生器能产生某些特定的周期性时间函数波形（主要是正弦波、方波、三角波、锯齿波和脉冲波等）信号。频率范围可从几毫赫甚至几微赫的超低频直到几十兆赫。除供通信、仪表和自动控制系统测试用外，还广泛用于其他非电测量领域。

图1.9为产生上述波形的方法之一，将积分电路与某种带有迟滞特性的阈值开关电路（如施密特触发器）连成环路，积分器能将方波积分成三角波。施密特电路又能使三角波上升到某一阈值或下降到另一阈值时发生跃变而形成方波，频率除了能随积分器中的RC值的变化而改变外，还能用外加电压控制两个阈值而改变。将三角波另行加到由很多不同偏置二极管组成的整形网络，形成许多不同斜度的折线段，便可形成正弦波。

图1.10为使用密勒积分器和迟滞回路比较器构成的方波和三角波信号发生器的应用电路。迟滞回路比较器的阈值电压UT为

电路振荡频率为

正弦波可由三角波获得，其方法是通过二极管整形网络对三角波采用分段折线逼近的波形综合法。分段折线逼近的实现电路如图1.11所示。

前面讨论了由分立元器件或局部集成器件组成的正弦波和非正弦波信号产生电路，下面将目前用得较多的集成函数发生器8038做简单介绍。

由手册和有关资料可知，8038由恒流源I1、I2，电压比较器C1、C2和触发器等组成。其内部原理电路框图和外部引脚排列分别如图1.12和图1.13所示。

在图1.12中，电压比较器C1、C2的门限电压分别为2VR/3和VR/3（ 其中VR = VCC + VEE），电流源I1和I2的大小可通过外接电阻调节，且I2必须大于I1。当触发器的Q端输出为低电平时，它控制开关S使电流源I2断开。而电流源I1则向外接电容C充电，使电容两端电压vC随时间线性上升，当vC = 2VR/3时，比较器C1输出发生跳变，使触发器输出Q端由低电平变为高电平，控制开关S使电流源I2接通。由于I2＞I1，因此电容C放电，vC随时间线性下降。当vC≤VR/3时，比较器C2输出发生跳变，使触发器输出端Q又由高电平变为低电平，I2再次断开，I1再次向C充电，vC又随时间线性上升。如此周而复始，产生振荡。若I2 = 2I1，vC上升时间与下降时间相等，就产生三角波输出到引脚3。而触发器输出的方波，经缓冲器输出到引脚9。三角波经正弦波变换器变成正弦波后由引脚2输出。当I1＜I2＜2I1时，vC的上升时间与下降时间不相等，引脚3输出锯齿波。因此，8038能输出方波、三角波、正弦波和锯齿波四种不同的波形。

图1.14为8038构成的波形发生器原理图。引脚8为调频电压控制输入端，引脚7输出调频偏置电压，其值（指引脚6与引脚7之间的电压）是（VCC + VEE/5），它可作为引脚8的输入电压。此外，该器件的方波输出端为集电极开路形式，一般需在正电源与9脚之间外接一电阻，其值常选用10 kΩ左右。当电位器RP1动端在中间位置，并且图中引脚8与引脚7短接时，引脚9、引脚3和引脚2的输出分别为方波、三角波和正弦波。电路的振荡频率f约为0.3/[C（R1+ RP1/2）]。调节RP1、RP2可使正弦波的失真达到较理想的程度。

在图1.14中，当RP1动端在中间位置，断开引脚8与引脚7之间的连线，若在+VCC与-VEE之间接一电位器，使其动端与8脚相连，改变正电源+VCC与引脚8之间的控制电压（即调频电压），则振荡频率随之变化，因此该电路是一个频率可调的函数发生器。如果控制电压按一定规律变化，则可构成扫频式函数发生器。

1.3.2 锁相环频率合成器

锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1.15所示。

压控振荡器的输出信号 Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压Uφ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称为相位锁定。

当锁相环锁定时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输入信号频率，并强迫VCO锁定在这个频率上。这一特性使锁相环在频率合成电路中有重要的应用。在现代电子技术中，为了得到高精度的振荡频率，通常采用石英晶体振荡器。但石英晶体振荡器的频率不容易改变，利用锁相环、倍频、分频等频率合成技术，可以获得多频率、高稳定的振荡信号输出。输出信号频率比晶振信号频率大的称为锁相倍频器电路；输出信号频率比晶振信号频率小的称为锁相分频器电路。

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3～18 V），输入阻抗高（约100 MΩ），动态功耗小，在中心频率f0为10 kHz下功耗仅为600 μW，属微功耗器件。图1.16为CD4046内部电路原理框图，主要由相位比较器1、相位比较器2、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。CD4046工作原理如下：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器1、2的输入端，图1.16开关K拨至2脚，则比较器1将从3脚输入的比较信号Uo与输入信号Ui进行相位比较，从相位比较器输出的误差电压Uφ则反映出两者的相位差。Uφ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器1，继续与Ui进行相位比较，最后使得f2 = f1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器2工作，过程与上述相同。

图1.17是CD4046与BCD加法计数器CD4518构成的100倍频电路。刚开机时，f2不等于f1，假定f2＜f1，此时相位比较器2输Uφ为高电平，经滤波后Ud逐渐升高使VCO输出频率f2迅速上升，f2增大值至f2 = f1，如果此时Ui滞后Uo，则相位比较器2输出Uφ为低电平。Uφ经滤波后得到的Ud信号开始下降，这就迫使VCO对f2进行微调，最后达到f2/N = f1，并且f2与f1的相位差ΔΦ = 0°。进入锁定状态。如果此后f1又发生变化，锁相环能再次捕获f1，使f2与f1相位锁定。

1.3.3 移相电路

常用LC振荡电路产生的正弦波频率较高，若要产生频率较低的正弦振荡，势必要求振荡回路要有较大的电感和电容，这样不但元件体积大、笨重、安装不便，而且制造困难、成本高。因此，200 kHz以下的正弦振荡电路，一般采用振荡频率较低的RC振荡电路。常用的RC振荡电路有移相式和桥式两种。

图1.18是典型的超前型RC移相振荡电路，它是由一个反相放大器和一个移相反馈网络组成的。如果放大器在相当宽的频率范围内 φA为180°，反馈网络还必须使通过它的某一特定频率的正弦电压再移相180°，才能满足自激振荡的相位平衡条件。

RC移相式振荡器，具有电路简单，经济方便等优点，但选频作用较差，振幅不够稳定，频率调节不便，因此一般用于频率固定、稳定性要求不高的场合。

1.3.4 直接数字频率合成芯片

直接数字频率合成（DDS，Direct Digital Frequency Synthesis）技术是从相位概念出发直接合成所需波形的一种频率合成技术。它是以一个固定频率精度的时钟作为参考时钟源，通过数字信号处理技术产生一个频率和相位可调的输出信号。从本质上来说，它是由设置的可编程的二进制控制字对参考时钟做除法运算。控制字一般是24～48位字长。所以可以认为DDS就是数字信号处理理论的延伸，是数字信号中信号综合的硬件实现问题。

DDS包括数字器件和模拟器件两部分。主要由相位累加器、ROM波形查询表、数模转换器DAC和低通滤波器LPF构成。DDS的基本结构如图1.19所示。其中K为频率控制字、fc为时钟频率，N为相位累加器的字长，D为ROM数据位数及D/A转换器的字长。相位累加器在时钟fc的控制下以步长K进行累加，输出N位二进制码作为波形ROM的地址，对波形ROM进行寻址，波形ROM输出的幅码s（n）经D/A转换器变成阶梯波s（t），再经低通滤波器平滑后就可以得到合成的信号波形了。合成的信号波形形状取决于波形ROM中存放的幅码，因此用DDS可以产生任意波形。

AD9854是美国AD公司采用先进的DDS技术生产的另一款具有高集成度功能强大的DDS芯片。它内部集成了48位相位累加器、48位频率累加器、12位高速、高性能的正交D/A转换器以及调制和控制电路，能够在单片上完成频率调制、相位调制、幅度调制和IQ正交调制等多种功能，其内部结构如图1.20所示。当输入一个精确的参考时钟，AD9854就产生一个高稳定的频率、相位、幅度可编程调制的正弦和余弦信号，作为本机振荡器用于通信、雷达等方面。AD9854的DDS内核具有48位的频率分辨率，17位的相位截断误差保证了优良的SFDR（无杂散动态范围）性能。同时，AD9854内部还含有可编程控制的时钟倍频器，这可以使用户采用相对较低频率的振荡器通过锁相环电路实现从4～20的整数倍频成为系统时钟信号，其内部时钟速率最大可达300 MHz。

AD9854有5种工作模式，分别为Single-Tone（Mode 000）、FSK（Mode 001）、Ramped FSK （Mode010）、Chirp（Mode 011）和BPSK（Mode 100），模式选择可在控制寄存器里进行修改。在这5种模式中，Single-Tone模式是最为灵活的一种，也是主复位后的默认模式。通过该模式可以根据需要任意设定输出信号的频率、幅度和相位等参数。在FSK模式下，其输出信号的频率可根据芯片29脚的电平高低在频率控制字F1和F2之间选择，而其相位则由相位控制字P1决定，频率跳变时相位保持连续。Ramped FSK模式与FSK的不同之处在于： F1和F2分别存储低频率和高频率，输出从F1到F2不是瞬时变化，而是经过一个渐变频率扫描的过程。扫描的频率步进和速度可以控制，控制寄存器中提供单独控制位以实现自动三角形扫频过程，还可改变扫频速度或步进以实现非线性扫频。Chirp模式是在指定的频率范围和频率精度上，频率可以是线性或非线性变化输出，而且扫频方向可控。与Ramped FSK模式相比，该模式需要用户自己通过HOLD（脚29高电平）控制停止频率点，同时控制停止后的状态。BPSK模式的工作方式几乎和FSK完全相同，只是BPSK模式将频率F1和F2之间的切换变成了相位P1和P2之间的切换，脚P29低电平时选择P1，高电平时选择P2。此外，还要通过频率寄存器对输出信号的频率进行控制。

AD9854内部寄存器可分为两类，数据寄存器和控制寄存器。位于串行地址为7，并行地址为1 D～20 H的寄存器为控制寄存器，其他为数据寄存器。控制寄存器用于部分功能模块的掉电控制、参考时钟倍频控制、工作模式选择、通信编程接口配置和一些模式下的功能控制等。AD9854的寄存器分布如表1.1所示。

AD9854提供了10 MHz两线或3线SPI串行编程接口和速度高达100 MHz的8位并行编程接口，采用这两种编程接口的寄存器编址不同，如表1.1所示。

为了将I/O缓冲寄存器中的数据传送到DDS内核，需要提供一个更新时钟。与AD9851不同的是，AD9854提供了内部更新时钟和外部用户控制更新两种控制更新方式。采用内部更新时钟模式时，当32位内部更新时钟寄存器的值被减至0时，产生一个更新DDS的信号，并在20脚（I/O UD CLK脚）输出一个持续8个系统时钟宽度高电平的脉冲，指示DDS已完成数据的更新。加电后系统默认为内部更新模式，要转换为外部更新模式，需将控制寄存器1 Dh中的内部/外部更新位置0。

AD9854的控制流程如图1.21所示。