1.3 硬件描述语言Verilog HDL

硬件描述语言（HDL）是EDA工具的重要组成部分，目前常用的HDL主要有：VHDL、Verilog HDL、SystemVerilog和System C。其中Verilog和VHDL在现在EDA设计中使用最多，也得到几乎所有的主流EDA工具的支持。而SystemVerilog和System C这两种HDL语言还处于完善过程中，主要加强了系统验证方面的功能。Verilog HDL是电子设计主流硬件的描述语言之一，且应用范围最广，本书将重点介绍它的编程方法和使用技术。

Verilog HDL（此后常简称为Verilog）最初由Gateway Design Automation公司（简称GDA）的Phil Moorby在1983年创建。起初，Verilog仅作为GDA公司的Verilog-XL仿真器的内部语言，用于数字逻辑的建模、仿真和验证。Verilog-XL推出后获得了成功和认可，从而促使Verilog HDL的发展。1989年GDA公司被Cadence公司收购，Verilog 语言成为Cadence公司的私有财产。1990年Cadence 公司成立OVI（Open Verilog International）组织，公开了Verilog语言，并由OVI负责促进Verilog语言的发展。在OVI的努力下，1995年，IEEE制定了Verilog HDL的第一个国际标准，即IEEE Std 1364—1995，即Verilog 1.0。

2001年，IEEE发布了Verilog HDL的第二个标准版本（Verilog 2.0），即IEEE Std 1364—2001，简称为Verilog—2001标准。由于Cadence公司在集成电路设计领域的影响力和Verilog的易用性，Verilog成为基层电路建模与设计中，最流行的硬件描述语言。

Verilog的部分语法是参照C语言的语法设立的（但与C有本质区别），因此，具有很多C语言的优点，从形式表述上来看，代码简明扼要，使用灵活，很容易上手，但语法规定不是很严谨。Verilog具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。在语言易读性、层次化和结构化设计方面表现出了强大的生命力和应用潜力。因此，Verilog支持各种模式的设计方法：自顶向下与自底向上或混合方法，在面对当今许多电子产品生命周期缩短，需要多次重新设计以融入最新技术、改变工艺等方面，Verilog具有良好的适应性。